kvaga писал(а):Так зачем всё-таки Интелу оптимизировать-то под АМД и нести неоправданные затраты?
мы сейчас говорим не о какой-то особой оптимизации под AMD - FMA4,XOP и т.д.
а о AVX - т.е. что-то оптимизировать конкретно под АМД не требО

Модератор: ЭЛЕКТРОН
kvaga писал(а):Так зачем всё-таки Интелу оптимизировать-то под АМД и нести неоправданные затраты?
xxl_izh писал(а):а о AVX - т.е. что-то оптимизировать конкретно под АМД не требО
kvaga писал(а):а вдруг АМД что-то намудрила и оно не будет работать так как на Интел?
xxl_izh писал(а):это уже проблемы АМД тогда будут
kvaga писал(а):а вдруг АМД что-то намудрила и оно не будет работать так как на Интел?
kvaga писал(а):ошибаешься, проблемы будут у Интел, т.к. потребители будут напрявлять иски производителю совта, а не проца
а в случае скомпилированного Интеловским компилятором ПО, иск будет направлен сначала конторе, которая скомпилировала, а та "перенаправит" его производителю компилятора
kvaga писал(а):Поясняю, не будет работать так как на Интел - это значит что это ПО вообще работать не будет на процах АМД, необработанная исключительная ситуация и ппц
xxl_izh писал(а):не фантазируй. разраб софта не обязан отвечать за глюки железа... почитай лиц. соглашение - почти любой софт под x86 поставляется "as is"
xxl_izh писал(а):почти любой софт под x86 поставляется "as is"
kvaga писал(а):Вот именно что почти, любое серьёзное ПО так не продаётсяА то получится, что какая-нить атомная электростанция взорвалась, а всё из-за неугодного компилятора Интел
kvaga писал(а):Так ты же первый будешь тут срать, если какое-то ПО под АМД будет с ошибкой вываливаться
xxl_izh писал(а):серьезное ПО будут поставлять организация под ключ - т.е. вместе с проверенным железом
xxl_izh писал(а):и ПО с поддержкой AVX на АМД тоже не будет вываливаться с ошибкой.
kvaga писал(а):ты готов нести за это ответственность, что АМД там что-то не намудрит?
kvaga писал(а):так вот Интел и проверяет на железе, что ещё не понятно?
xxl_izh писал(а):не передергивай - ответственность за свои процы несет АМД.
xxl_izh писал(а):и что на Haswell-ах и др. будущих процах интел уже проверяет свои компили ?
xxl_izh писал(а):никакого доп. тестирования на АМД от штеуда никто не будет требовать.
так что завязывай фанатский бред постить - AVX это стандарт и никакого доп. тестирования на АМД от штеуда никто не будет требовать.
kvaga писал(а): да-да, лучше выпустить что-нить глючное
Trump писал(а):Интсрукции AVX - разработка и сосбвенность Intel
Trump писал(а):Возможно, что и на этот раз, набор инструкций AVX у Bulldozer'а будет меньше чем у SB...
AVX это банальная переделка SSE5 - который предложила ранее AMD.
все с точностью наоборот - кури мат часть
AMD have changed the encoding from the original SSE5 specification in order to improve compatibility with Intel's AVX instruction set and the new VEX coding scheme.
All SSE5 instructions that were equivalent or similar to instructions in the AVX and FMA4 instruction sets announced by Intel have been changed to use the coding proposed by Intel. Integer instructions without equivalents in AVX were classified as the XOP extension.[3] The XOP instructions have an Opcode byte 8F (hexadecimal), but otherwise almost identical coding scheme as AVX with the 3-byte VEX prefix.
Commentators[who?] have seen this as evidence that Intel have not allowed AMD to use any part of the large VEX coding space. AMD have been forced to use different codes in order to avoid using any code combination that Intel might possibly have used in their development pipeline for something else. The XOP coding scheme is as close to the VEX scheme as technically possible without risking that the AMD codes overlap with any future Intel codes. It must be noted that this inference is speculative, since no public information is available about negotiations between the two companies on this issue.[citation needed]
The use of the 8F byte requires that the m-bits (see VEX coding scheme) have a value bigger than or equal to 8 in order to avoid overlap with existing instructions. The C4 byte used in the VEX scheme has no such restriction. This may prevent the use of the m-bits for other purposes in the future in the XOP scheme, but not in the VEX scheme. Another possible problem is that the pp bits have the value 00 in the XOP scheme, while they have the value 01 in the VEX scheme for instructions that have no legacy equivalent. This may complicate the use of the pp bits for other purposes in the future.
A similar compatibility issue is the difference between the FMA3 and FMA4 instruction sets. Intel initially proposed FMA4 in AVX/FMA specification version 3 to supersede the 3-operand FMA proposed by AMD in SSE5. After AMD adopted FMA4, however, Intel canceled FMA4 support and reverted back to FMA3 in the AVX/FMA specification version 5.[4][5][6]
Trump писал(а):Сам кури
мне не требуется - я давно уже все "выкурил" по этой теме
Trump писал(а):Незаметно...
Trump писал(а):Возможно, что и на этот раз, набор инструкций AVX у Bulldozer'а будет меньше чем у SB...
Trump писал(а):xxl_izh
AVX это банальная переделка SSE5 - который предложила ранее AMD.
о_О Да правда что-ли?
Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 2